‘무어의 법칙’은 계속된다

트랜지스터 기술 혁신 추이

인텔, 3차원 22나노 컴퓨터칩 개발
‘2년에 성능 두배’ 또 실현
삼성전자 위상 위협받나

세계 최대 반도체업체인 미국의 인텔이 3차원(3D) 구조의 트랜지스터와 22나노미터(㎚) 회로선 폭 기술을 적용한 차세대 컴퓨터 칩 ‘아이비 브릿지’를 내놓았다. 최근 일본 엘피다가 25나노 미세공정기술을 개발했다고 발표한 데 이어 인텔도 22나노 기술 개발에 성공함으로써, 삼성전자의 위상도 더욱 위협받게 됐다.

인텔은 지난 4일(현지시각) 차세대 반도체 칩인 ‘아이비 브릿지’에 활용될 3차원(3D) ‘트라이 게이트 트랜지스터’를 공개하고 연말께 양산에 들어간다고 밝혔다. 지난 2002년 3차원 구조의 트라이 게이트 트랜지스터 기술 개발을 시작했던 인텔이 10년만에 그 성과를 거둔 것이다. 인텔은 이날 아이비 브릿지 시제품이 노트북과 데스크톱, 서버에서 작동하는 모습을 시연했다.

3차원 구조 트랜지스터는 전자가 통과하는 ‘게이트’ 부분에 금속 재질의 핀을 덧대 전자가 이동할 수 있는 통로를 넓히고, 낮은 전압과 적은 전류로도 전자가 게이트를 쉽게 통과할 수 있게 한 게 특징이다. 기기를 사용하지 않을 때 소모되는 ‘누설전류’도 제로(0) 수준으로 줄어들었다. 2차원 평면 구조인 기존 트랜지스터는 일정 수준 이상의 전압과 전류가 있어야 전자가 게이트를 통과할 수 있었다.

특히 인텔은 아이비 브릿지에 22나노미터 회로선 폭 기술을 적용해, 칩 크기는 줄이면서 성능은 높였다. 1나노미터는 10억분의 1미터로, 반도체에서 나노 단위는 각종 회로를 웨이퍼 원판에 그려넣는 선폭의 크기를 말한다. 회로선 폭이 10나노 좁아질 때마다 칩의 생산성은 60%가량 올라가고, 전력소모량은 절반 이하로 떨어진다. 인텔은 “아이비 브릿지를 기존 칩과 비교하면, 전력소모량은 최대 절반까지 줄고, 성능은 최대 38%까지 높아졌다”고 설명했다. 물리학 이론상 실리콘 트랜지스터의 회로선 폭의 한계는 20나노로 알려져 있다.

이번 성과는 이른바 ‘무어의 법칙’이 여전히 유효함을 증명한 것으로 평가받는다. 무어의 법칙이란 인텔 창업자의 한 사람인 고든 무어가 지난 1965년 제시한 이론으로, 2년마다 실리콘 트랜지스터의 집적도와 성능은 두 배로 높아지고 비용은 줄어든다는 것이다. 무어의 법칙은 지난 40여년 동안 트랜지스터 기술의 발전속도를 예측하는 잣대로 쓰여왔다.

인텔이 22나노 기술개발에 성공하면서 삼성전자의 긴잠감도 더욱 높아지게 됐다. 현재 35나노급 디(D)램을 생산중인 삼성전자는 올 하반기에 20나노급 생산에 들어갈 예정이다. 삼성전자는 지난 20여년 동안 미세공정기술에서 ‘세계 최초 개발’과 ‘세계 최초 양산’ 타이틀을 독차지해왔다.

김재섭 기자 [e-mail]